& logics 4.9
5초 만에 다운로드할 수 있습니다.
에 대해 & logics
& 로직은 통합 구성표 편집기와 파형 브라우저가 있는 논리 회로 시뮬레이터입니다. 현재 사용 가능한 회로도 구성 요소: 트랜지스터: NMOS, PMOS 로직 게이트: 버퍼, 인버터 및 낸드 또는 또는 엑소, 엑소, 트라이 스테이트 버퍼 및 인버터 플립 플롭 : D 래치, 가장자리 트리거 D, JK 플립 플롭, 단일 불안정 멀티플렉서: 2 - 1, 4 - 1, 8 - 1. 디멀티플렉서: 1 ~ 2, 1 ~ 4, 1 ~ 8 지표: LED, 오실로스코프 프로브 디스플레이: 소수점, 육각근 스위치: 토글 버튼, 푸시 버튼 상수: 높고 낮음.
구성표 편집기 기능: 사용자 지정 서브회로(블랙박스), 컨텍스트 민감한 메뉴, 자동 라우터, 7단계 취소/다시 사용, 멀리 연결용 레이블, 선택, 복제, 회전, 잠금 및 잠금 해제 된 이동, 수직 및 수평 정렬, 중앙으로 이동합니다.
디지털 회로 시뮬레이터는 세 가지 논리 수준과 세 가지 임피던스 값으로 작동합니다. 그들은 낮고 정의되지 않았으며 높습니다. 와이어는 선택적으로 논리 수준을 표시할 수 있습니다. 스위치 레벨 모델링, 게이트 레벨 모델링 및 복잡한 장치 수준 모델링을 회로에서 혼합할 수 있습니다. 시뮬레이터는 런타임 오류를 감지하고 회로도에 오류 메시지를 넣습니다. 감지된 오류는 다음과 같습니다. 임시 단락 조건. 연결된 출력이 서로 다른 수준 또는 정의되지 않은 수준이 있고 정의되지 않은 임피던스가 있는 경우. 스파이크 감지. 입력이 구성된 값보다 짧은 임펄스를 수신할 때. 플립 플롭 설정, 보류, 복구, 시간 위반을 다시 시작합니다. 이러한 경우 플립 플롭은 메타스터블 상태로 들어갈 수 있습니다.
파형 브라우저는 가상 디지털 오실로스코프입니다. 현재 기능은 시작, 중지 시간, 버퍼 길이 설정, 시간 이동 및 확대/ 축소, 논리 낮음, 높음 및 정의되지 않은 상태의 표시입니다.
3.x 릴리스에는 HDL 확장이 포함되어 있습니다. Verilog의 매우 작은 하위 집합을 사용하여 상자에 회로를 설명 할 수 있습니다. 게이트 데모는 simple.v 파일에서 다음 모듈을 로드합니다.
모듈 smpl_circuit (A, B, 및, 낸드, 또는, NOR, XOR, XNOR, BUF,하지); 입력 A, B; 출력 및, 낸드, 또는, 아니, XOR, XNOR, BUF,하지; 및 #10 g0 (및, A, B); nand #10 g1 (NAND, A, B); 또는 #10 g2(OR,A, B); 도 #10 g3 (NOR, A, B); xor #10 g4 (XOR, A, B); xnor #10 g5 (XNOR, A, B); buf #10 g6 (BUF, A); #10 않음(아님,A); 엔드 모듈
그리고 test1.v 파일 :
모듈 회로(A, B, C,y); 입력 A, B; 출력 y; 와이어 e; 및 #30 g1 (e, A, B); 또는 #30 g2 (y, e, C); 엔드 모듈
상자 내부에런타임 오류 감지가 없습니다. 첫 번째 컴파일 시간 오류만 표시됩니다.
이 프로그램은 데모 회로에 내장되어 있습니다. 그들은 당신이 빨리 시작하는 데 도움이됩니다. 자세한 내용은 http://www.hexastyle.com/home/andlogics/first-3-steps 참조하십시오. 예제의 작업 및 타이밍을 쉽게 시뮬레이션, 분석 및 수정할 수 있습니다. 예제에 내장: 74160, 74163 동기 카운터 74180 패리티 발전기 체커 74181 4 비트 ALU 74147, 74148 우선 인코더 CMOS 게이트의 트랜지스터 레벨 모델링 이진 가산기, Johnson 카운터등 더 많은 예는 여기에서 다운로드할 수 있습니다. http://www.hexastyle.com/home/andlogics/download-examples